Реалізація прискорених алгоритмів цілочисельного ділення на плис
DOI:
https://doi.org/10.18372/2073-4751.1.9261Анотація
Запропоновано структурні реалізації модулів ділення в елементному базисі ПЛІС типу FPGA, виконані шляхом поведінкового опису алгоритмів мовою VHDL. Pеалізована перевірка функціонування модулів ділення методом моделювання в системі ModelSim Xilinx Edition - мхе III за допомогою перевірочного стендуПосилання
Семенец В.В., Хаханова И.В., Xaханов В.И. Проектирование цифровых систем с использованием языка VHDL. - Харьков: ХНУРЕ, 2003. - 492 с.
Карцев М.А. Арифметика цифровых машин. - М: Наука, 1969. - 576 с.
VHDL'93. ШЕЕ Standard VHDL Language Reference Manual // IEEE Std 1076-1993.
Опанасенко B.H., Сахарин В.Г., Лисовый A.H. Проектирование модулей с плавающей точкой на ПЛИС с использованием языка VHDL. — К: Математические машины и системы. - №3 . 2005. - 195 с.
##submission.downloads##
Як цитувати
Номер
Розділ
Ліцензія
Науковий журнал дотримується принципів відкритого доступу (Open Access) та забезпечує вільний, негайний і постійний доступ до всіх опублікованих матеріалів без фінансових, технічних або юридичних обмежень для читачів.
Усі статті публікуються у відкритому доступі відповідно до ліцензії Creative Commons Attribution 4.0 International (CC BY 4.0).
Авторські права
Автори, які публікують свої роботи в журналі:
-
зберігають за собою авторські права на свої публікації;
-
надають журналу право на перше опублікування статті;
-
погоджуються на поширення матеріалів за ліцензією CC BY 4.0;
-
мають право повторно використовувати, архівувати та поширювати свої роботи (у тому числі в інституційних та тематичних репозитаріях) за умови посилання на первинну публікацію в журналі.




